2021 年在美国制裁与全球芯片荒最烈时成立，背靠 2 亿美元政府背景资金，目标突破先进制程、摆脱对台积电与三星的依赖，踩中「中国制造 2025」的时代情绪。但晶圆制造是 400-1000 道工序、以十年计的隐性知识积累，不是资本能压缩的，3 年烧光弹药，2024 年溃败。
死于技术冒进与物理规律的双重绞杀：3 年初创时间线装不下几十年的半导体学习曲线。死结是 EUV 光刻机被美荷出口管制禁运，只剩 DUV 就被锁死在 14nm 以上节点——性能拼不过（落后台积电 5 代以上）、成本拼不过（没有规模经济）、客户拿不到（一线客户要求验证过的良率与多年认证），标准的天罗地网。更深一层是隐性知识问题：晶圆制造 400-1000 道工序、亚纳米级容差，良率优化是数百万次流片磨出来的经验手艺——台积电 5nm 良率爬到 90% 花了 4 年和 200 多亿美元，这些知识在资深工艺工程师脑子里，不在教科书里。从中芯国际挖来的人只熟悉 28-14nm 成熟制程，撑不起尖端产线。结果可想而知：早期良率恐怕只有 20-40%，灾难级缺陷率，每次失败流片烧掉 50-200 万美元的材料与机时，2 亿美元跑道 3 年内烧穿。
AI 驱动的 chiplet 集成平台：让 fabless 公司不必自建封装专长，就能用 2.5D/3D 先进封装设计异构多芯粒系统。四件套：(1) chiplet IP 市场连接存储/模拟/RF/传感器 die 供应商与系统集成商；(2) 强化学习驱动的协同设计工具优化功耗/性能/成本；(3) 流片前热与信号完整性的数字孪生仿真；(4) 与 ASE、Amkor 等 OSAT 合作交付 turnkey 量产。卡位 EDA 工具与封装服务之间的 150 亿美元先进封装市场（年增 25%），借中国封装占全球 60% 的优势，服务被制裁逼着用成熟制程 chiplet 绕路的国内 fabless（海思、展锐）。
技术栈：Chiplet IP 交易市场 / 强化学习协同设计（PPA 优化） / 数字孪生仿真（热/信号完整性） / UCIe 互连标准 / OSAT turnkey 合作（ASE/Amkor）
死因是「产品/技术失败」。死于技术冒进与物理规律的双重绞杀：3 年初创时间线装不下几十年的半导体学习曲线。死结是 EUV 光刻机被美荷出口管制禁运，只剩 DUV 就被锁死在 14nm 以上节点——性能拼不过（落后台积电 5 代以上）、成本拼不过（没有规模经济）、客户拿不到（一线客户要求验证过的良率与多年认证），标准的天罗地网。更深一层是隐性知识问题：晶圆制造 400-1000 道工序、亚纳米级容差，良率优化是数百万次流片磨出来的经验手艺——台积电 5nm 良率爬到 90% 花了 4 年和 200 多亿美元，这些知识在资深工艺工程师脑子里，不在教科书里。从中芯国际挖来的人只熟悉 28-14nm 成熟制程，撑不起尖端产线。结果可想而知：早期良率恐怕只有 20-40%，灾难级缺陷率，每次失败流片烧掉 50-200 万美元的材料与机时，2 亿美元跑道 3 年内烧穿。
累计烧掉约 $2亿美元（美元），2021 年创立，2024 年停止运营，存活 3 年。